这里有两份，其中一份为勘误表，都是IEEE官方网站上的，不过可能没有handbook来得全，那个要money！不知对你们是否有用。www.51eda.com/bbs上也应该有人有这些资料的。
http://grouper.ieee.org/groups/802/11/index.html

我也只是个新手，刚毕业，下半年自己给自己打工，呵呵。明年准备考研，学的东西不够吗，呵呵！51eda上有很多高人，不乏一些大公司的，可能会比较傲气一点。我技术上说实话不是很精，专业是电子科技，我们学校是偏光电子的（电子科技包括光和微），毕设是做微光测试系统，军队用的，我导师说那个东西将用于我国生产用于装备部队的50％的微光管的测试，不知真的假的，让我屁颠屁颠的，不过说穿了巨简单（这就是中国的水准了，惭愧惭愧啊）！当然我只是做其中一部分，不过整个系统我还是了解的！上面的言辞太浮夸了吧！但是软件方面，你也知道了吧！不过我会学的，到这里来我想大家都有学习的目的吧！就是时间有点紧张，要考研吗，呵呵！不过安排一下还是有时间的，整天复习我会疯掉的！(:~)

中国做CPU目前最差的基础,不在于计算机方面,而且是电子方面的.....制作工艺落后的有点夸张....国内最牛B才0.25的....

另外....就是找不到免费的资料的....那才叫做烦恼...这个东西国内资料太少..我是没找到资料(免费的).....

肯学习的人,我们小组都欢迎,如果是学偏硬件的,不好考核,来IRC谈谈后再决定(等于面试吧,hoho)

看了一下，感觉怎么跟我本科的毕业设计是差不多的东西啊？
没有仔细看细节，可能技术上更先进吧。

没有先进可言,这个是练手而已,实现指令集和ALU,和多周期数据路径而已.

第一次来论坛就先来这里了。这是在这里的第一贴。挖哈哈。

需要知识有:汇编的知识,数字电路的知识,VHDL的知识,还要懂一点点CPU的知识.

啊哈。这些我都只会一点点。上学的时候没用功。 。

我也想自己做个CPU，玩玩。

嗬嗬，看到了中国的希望。

俺太菜~~~~~~~~~~~~~~

大哥！我想参加！给指条名路吧！

我想：如果作为一个MCU设计的话：中断的处理是必不可少的。
异常也需要处理。
如果作为DSP设计的话，可能ALU部分的设计会增加一些，不需要多少异常处理功能。

对于处理器的定制设计也是不可少的
比如说一个32位的加法器
别人做出来就比咱们快
这是写verilog干不了的
主要差在这些方面

我正在做毕业设计，RISC的CPU,用MIPS的ISA,等做好了原型到时候咱们切磋切磋。

还有，我建议放弃那个VHDL code  的 CPU，要知道，VHDL的RTL弱的一塌糊涂，别说VHDL就连VERILOG2001对于像P6或者说TI54XX这样的chip都有些力不从心。不过毕竟verilog比起elanguage和systemc来说，相对简单的多，而且system verilog正紧锣密鼓在加速标准化进程中，相应的design&verification tools也马上就要出炉。所以先把verilog2.0练就炉火纯青，方可有资格快速学好SV3.1a。

最近我再看SV3.1a LRM,内容超级多。就拿verilog1995&2001 对比一下，2001 相对1995增加了21个keywords,而VS3.1a相对2001却增加了80多个keywords.其LRM多达550页。而且绝对要比SYSTTEMC所提供的特性牛比得多。简易性也比Elanguage要好得多。所以从verilog2.0到SV3.1a绝对是完美的平滑过渡。
在声明一下，elanguage也同样十分优秀.

还有我觉得大家不必太多关心cpu design，dsp 也有许多地方值得研究。只不过，他没有cpu那么直观罢了。要说明的是，相对于cpu ，dsp更强调速度，实时是关键，而cpu却更多的注意在异常处理和中断上。期望有兴趣的能多多交流~~~~

我没用过IRC聊天。我输入了主机和服务器组，可是却显示无法连接？怎么回事。我的QQ240209747。

顺祝各位professor&expert~~~~~~~~~~圣诞快乐~~~~~~~~~~~

正在做关于RISC的MCU，也就是找来一个参照，对其进行修正，估计最后结构也只能给出fpga的验证，用cadence制出其版图，对其进行后仿真！目的也只是熟悉一遍IC设计流程，对以后工作有好处！